CMOS
背诵手册

截止、线性（非饱和）、饱和；判断时先看 V_GS 是否过阈值，再比较 V_DS 与饱和电压。

• 长沟道：截止 V_GS≤V_T；线性 V_GS>V_T 且 V_DS<V_GS-V_T；饱和 V_GS>V_T 且 V_DS≥V_GS-V_T。
• 短沟道（填空题按此写）：截止 V_GS≤V_T；线性 0≤V_DS<V_DSsat；饱和 V_DS≥V_DSsat。
• β=μCox(W/L)，不含 1/2；V_OV=V_GS-V_T。

易错短沟道的 V_DSsat 要按授课模型求，不能一律写成 V_GS-V_T。

出处D2020A-一(2) · E2018-6 · E2021-6 · D2022B-八

源体反偏增大使耗尽层电荷增多，需要更高栅压才能反型，阈值电压升高。

• 固定 V_GS 时：V_SB↑ → V_T↑ → V_OV、I_D、g_m 都下降。
• 小信号用 g_mb 表示，方向与 g_m 相同（D→S）。
• SRAM 读 0 时访问管的源端被抬高，必须用带体效应的阈值。

易错固定 I_D 的题不能沿用固定 V_GS 的结论；体与源相连时 g_mb 项消失。

出处E2018-6 · R2014-5 · D2019A-七 · D2020A-六 · D2023A-三 · D2021A-七 · E2024-8

饱和后 V_DS 继续增大使有效沟道变短，电流随 V_DS 略增，等效为有限输出电阻 r_o。

• 饱和电流乘以 (1+λV_DS)；r_o≈1/(λI_D)。
• λ 近似与沟道长度成反比：L 加倍，λ 减半。
• 本地选择题：实际 VTC 过渡区不如理想陡，主要原因选沟道长度调制。

易错题目只给某一 L 下的 λ 而电路用另一 L 时，要写明是否采用 λ∝1/L。

出处D2021A-一(3) · R2014-5 · A2023-Q1 · A2019-Q2 · A2019-Q5 · A2021V-Q3

V_GS 低于阈值时仍有的弱反型电流，是深亚微米工艺静态功耗的主要来源。

• 特征尺寸减小 → 亚阈值漏电变大；阈值电压越大漏电越小。
• FinFET 的栅控更强，可减小亚阈值漏电，但不为零。
• 静态功耗 Pstatic≈V_DD×I_leak，影响移动设备待机时间。

易错“静态功耗与亚阈值电流无关”是错的；“工艺越先进静态功耗越小”也是错的。

出处D2022A-一(3) · D2023A-一(2) · D2022A-一(15) · D2023A-一(15)

V_T 影响速度（过驱动）、待机时间（漏电）和噪声容限（VTC），不影响几何寄生电容。

• 降低 V_T：速度变快，但漏电和静态功耗增大。
• 选择题“V_T 不会影响”选寄生电容大小。

易错这是课堂口径；真实的偏置相关电容会间接受工作点影响。

出处D2022B-一(2) · D2022A-一(15)

栅相关电容（C_gs、C_gd、C_gb 及重叠电容）加源漏结电容（底面与侧壁），再加互连电容。

• 本征电容（本级自带）：输出端 n/p 管的漏结电容 C_DB，选择题选它。
• 负载电容（外部）：后级栅电容、互连线对地与耦合电容。
• 纳米工艺下长互连的 RC 和耦合常成为延时瓶颈。
• 模拟高阻节点要特别注意 C_gd 的密勒放大。

易错源端接固定电源时，源衬电容 C_SB 不算输出负载。

出处R2013-4 · R2016-1 · E2024-4 · D2021A-一(8) · D2022A-一(6) · D2023A-一(11)

体硅 CMOS 中寄生 PNP 与 NPN 经阱电阻、衬底电阻耦合成可控硅（SCR），触发后在 V_DD 与地之间形成自持大电流。

• 寄生 PNP：P+ 源 / N 阱 / P 衬底；寄生 NPN：N+ 源 / P 衬底 / N 阱。
• 触发：注入电流在阱或衬底电阻上的压降使结正偏。
• 自持条件：两寄生管电流增益之积 ≥1，且电流超过保持电流。
• 抑制：密集的阱/衬底接触、保护环、降低阱和衬底电阻、限制过压注入。

出处R2014-1

N 阱内两个 P+ 区作源和漏，上覆薄栅氧与栅极；N+ 阱接触接最高电位，P 衬底的 P+ 接触接最低电位。

• 画图要标出源、漏、栅、体四端和 PN 结。
• 深 N 阱把局部 P 阱与外部 P 衬底隔开，使 NMOS 的体端可以独立偏置并减小衬底耦合。

易错体端接法决定有没有体效应：体接源则 vbs=0。

出处R2016-1 · A2021-Q1

用正量 V_SG、V_SD 和 |V_TP| 书写，形式与 NMOS 相同，电流方向取源到漏为正。

• 导通：V_SG>|V_TP|；饱和：V_SD≥V_SG-|V_TP|。
• PMOS 体电位升高使源体反偏增大，|V_TP| 增大，电流减小。

易错PMOS 公式里的阈值一律用绝对值。

出处E2021-1 · E2024-7 · R2014-5 · A2019-Q1 · A2023-Q1

缩小带来更高集成度和速度，但对模拟电路意味着余量、增益和匹配都变差。

• 好处：寄生电容减小、速度提高、集成密度提高。
• V_DD 降低 → 堆叠余量和输出摆幅减小。
• 短沟道 → r_o 和本征增益 g_m·r_o 下降。
• 器件面积小 → 随机失配增大；薄栅氧 → 可靠性和泄漏问题；数字开关多 → 电源和衬底干扰更强。

易错答题要写出“工艺变化→电路指标”的因果，不能只列“更快、更省电”。

出处A2020-Q1 · A2022-Q1 · A2023-Q1

摩尔定律是集成电路产业发展的经验规律：芯片上可集成的晶体管数约每 18-24 个月翻一倍。

• 它不是数学定律，也不是晶体管电流电压关系。
• More than Moore：在尺寸缩放之外做功能多样化和异质集成（传感、射频、功率等），选择题选“Moore 定律的多样性”。
• 伴随趋势：特征尺寸减小、单管成本下降。

易错More than Moore 不等于“摩尔定律到头了”；集成度翻倍也推不出时钟频率翻倍。

出处D2019A-一(1) · D2020A-一(7) · D2021A-一(1) · D2022A-一(1) · D2022A-一(2) · D2022B-一(1) · D2023A-一(1) · E2018-1

固定成本不随产量变化（设计费、EDA 购买费、掩模制造费）；可变成本随片数增长（晶圆制造、封装、测试）。

• 测试费是可变成本，这是最常考的选项。
• 后端版图设计费属于固定成本。

出处D2019A-一(2) · D2021A-一(7) · D2022A-一(10) · D2022B-一(9) · D2023A-一(9) · E2018-1

三域：行为域、结构域、物理（版图）域。五层从高到低：算法级、RTL 级、门级、电路级、版图级。

• 域回答“从什么角度描述”，层次回答“抽象到什么程度”。
• 门级的抽象程度高于电路级（晶体管级）。

易错排序题的错误选项常把电路级放在门级前面。

出处D2019A-一(5) · D2020A-一(3) · D2023A-一(13) · E2021-1 · E2022-1

按版图设计风格分三类：全定制、半定制、可编程设计。

• 标准单元和门阵列属于半定制。
• 半定制相对全定制的主要优点是设计成本低、周期短；性能和面积不一定更好。
• 标准单元库：用于数字设计的基本电路单元（门、触发器等）及其时序、功耗、物理视图的集合。

出处D2020A-一(1) · D2021A-一(4) · D2021A-一(5)

常答三种：功能仿真、静态时序分析（STA）、形式验证。

• 物理验证另有 DRC（设计规则检查）和 LVS（版图与原理图一致性检查）。
• 各种检查的对象不同，不能互相替代。

出处D2020A-一(6)

IP 指 Intellectual Property（知识产权核），是可复用的设计模块；提交形式有软核、固核、硬核。

• 软核：可综合的 RTL；固核：带实现约束的结构描述；硬核：与工艺相关的物理实现。
• 从软核到硬核，迁移的自由度依次下降。

易错不是 Internet Protocol，也不专指 CPU 核心。

出处D2020A-一(8) · D2022B-一(7) · D2023A-一(14)

SoC、HDL、VLSI、FPGA、EDA、STA、RTL、CMOS 八个缩写要能写出英文全称和中文名。

• SoC：System on Chip，片上系统。
• HDL：Hardware Description Language，硬件描述语言。
• VLSI：Very Large Scale Integration，超大规模集成。
• FPGA：Field-Programmable Gate Array，现场可编程门阵列。
• EDA：Electronic Design Automation，电子设计自动化。
• STA：Static Timing Analysis，静态时序分析。
• RTL：Register Transfer Level，寄存器传输级。
• CMOS：Complementary Metal-Oxide-Semiconductor，互补金属氧化物半导体。
• EDA 工具举例：SPICE/Spectre 电路仿真、Design Compiler 综合、Virtuoso 原理图与版图、Calibre 做 DRC/LVS。

出处D2020A-一(9) · E2021-1 · E2022-1 · E2024-2 · R2014-1

动态功耗含电容开关功耗和短路功耗两部分；静态功耗来自漏电。

• 开关功耗：对负载电容充放电。
• 短路功耗：输入过渡期间上下管同时导通。
• 漏电功耗：亚阈值、栅隧穿、结漏电，P=V_DD×I_leak。

易错α 若按所有翻转次数定义，要相应换算，否则会差一个 1/2。

出处D2020A-一(4) · R2013-6 · R2014-1 · E2022-1 · R2016-1

输入 1→0→1 完成一次充电加一次放电，电源提供并最终消耗的能量为 C·V_DD²。

• 充电时电源送出 C·V_DD²：一半存在电容上，一半耗在上拉管；放电时存的那一半耗在下拉管。

易错选项里的 C·V_DD²·f 是功率，不是能量。

出处D2021A-一(6) · D2022B-一(15)

PDP=P×t_p 表示每次操作的能量；EDP=E×t_p=P×t_p² 同时兼顾能量和速度。

• 本地选择题“评价逻辑门性能好坏”选 EDP 越小越好。

易错单看延时最小或功耗最低都不全面。

出处D2022B-一(14) · D2023A-一(12)

模拟：指标→选拓扑→偏置和尺寸→仿真→版图与寄生回标，反复迭代；数字半定制：HDL/RTL→逻辑综合→时序约束→布局布线→签核。

• 模拟关注增益、带宽、噪声、线性和匹配，版图多为人工规划，换工艺要重新设计。
• 数字依赖标准单元库的抽象，流程自动化程度高。

易错两者都需要仿真验证和版图，不能写“数字不需要版图”。

出处A2020-Q1 · A2021-Q1

轨到轨输出、噪声容限大、VTC 陡、有电平恢复能力、输入阻抗高、理想静态功耗为零，且是无比逻辑。

• 两个稳态下上拉和下拉必有一个截止，所以没有直流通路。
• 在电阻负载、伪 nMOS、耗尽型负载等反相器中，CMOS 反相器的 VTC 最接近理想。

出处R2013-6 · R2014-1 · R2016-1 · E2018-1 · D2022B-一(3)

V_OH、V_OL 是输出高、低电平；V_IL、V_IH 是 VTC 上斜率为 -1 的两个输入点；V_M 是 V_in=V_out 的翻转点。

• V_M 是逻辑阈值，不是单管阈值 V_T，也不是 V_IL 或 V_IH。
• 画图题：在 VTC 上把五个量都标出来。

出处D2019A-一(3) · E2019-6 · E2022-1 · D2019A-十 · D2020A-九

电平上叠加的直流噪声仍能被下一级正确识别的最大幅度，衡量电路的抗干扰能力。

• 与电源电压、两管阈值、β 比和 VTC 增益有关。
• 增大 V_DD、增大沟道长度可以改善；把两管宽长比同倍增大不改变 VTC，不能改善。
• 要让较小的那个容限最大：做对称设计，β_n=β_p，使 V_M=V_DD/2。
• 高电平容限增大通常使低电平容限减小。

易错“噪声容限影响扇出大小”是错误选项：CMOS 的扇出由负载电容和速度决定。

出处D2020A-一(5) · D2022A-一(5) · D2022B-一(4) · D2023A-一(3) · E2024-1 · D2023A-二 · E2021-6

令 V_in=V_out、两管都饱和、电流相等，解出的输入电压。

• V_M 与 V_DD、V_T 和 β 比都有关，与负载电容无关。
• n 管增强（W_n↑）→ V_M 下降；p 管增强 → V_M 上升。
• 阈值对称且 β_n=β_p 时 V_M=V_DD/2，此时噪声容限最大。
• 由 V_M 反求尺寸：β_n/β_p=[(V_DD-V_M-|V_TP|)/(V_M-V_TN)]²。

易错“V_M 与尺寸无关”“与电源电压无关”“nMOS 尺寸增大则 V_M 增大”都是错误选项。

出处D2022B-一(5) · D2023A-一(5) · R2014-3 · R2017-5 · E2021-1 · E2024-15 · D2019A-十 · D2021A-八 · D2022A-八 · D2020A-九

输入从低到高：n 截止/p 线性 → n 饱和/p 线性 → 两管都饱和（翻转）→ n 线性/p 饱和 → n 线性/p 截止。

• 每一段的边界要对每只管分别用 V_GS 和 V_DS 判断。

易错不能只按 V_in 的某个常数来划分区间。

出处E2021-6

传播延时：输入过 50%V_DD 到输出过 50%V_DD 的时间。上升时间：输出从 10% 到 90%；下降时间：从 90% 到 10%。

• t_pHL：输出由高变低的延时；t_pLH：输出由低变高的延时。
• 平均传播延时 t_p=(t_pHL+t_pLH)/2。

易错t_r、t_f 描述的是输出边沿的快慢，不要和 t_p 混为一谈。

出处D2021A-一(9) · E2019-6 · E2022-1 · D2019A-十 · D2020A-九

阈值绝对值相等时令 β_n=β_p，上升和下降对称，V_M=V_DD/2。

• (W/L)p / (W/L)n = μ_n/μ_p；例：μ_n/μ_p=2.5，则 W_p=2.5Wn。
• W_p 增大使 V_M 向 V_DD 方向移动。

易错两管阈值不相等时不能只配 β，要让两次积分延时相等来解尺寸。

出处R2014-3 · R2017-5 · D2020A-九 · E2024-1

输入视为理想阶跃，只有一只管导通；按工作区分段，对电容电压积分。

• t_pHL：输出从 V_DD 放到 V_DD/2，n 管先饱和（Vo≥V_OV）后线性。
• 饱和段电流恒定：t=C·ΔV/(β·V_OV²/2)。
• 线性段用对数式；t_r、t_f 的积分上下限是 10% 和 90% 点。

易错阶跃之后 p 管已截止，动态过程里不能再令 In=Ip。

出处D2019A-十 · D2020A-九 · R2017-5

取过渡起点和终点的电流求平均，延时等于电容乘电压变化量除以平均电流。

• t_pHL：起点 Vo=V_DD（n 饱和），终点 Vo=V_DD/2（通常线性）。
• t_r：取输出 10% 和 90% 两点的 p 管电流。
• NAND 下拉：两只同栅串联 n 管按 β/2 等效；上拉只算一只 p 管。

易错题目给了积分式就按积分法做，平均电流法和积分法的结果不能混用。

出处D2021A-八 · D2022A-八 · D2023A-八 · E2024-15 · E2023-4

短沟道器件的漏端饱和电压小于 V_OV，电流要用含 EcL 的成套公式计算。

• 线性区电流再除以 (1+V_DS/(EcL))；饱和区 I_D=β·V_DSsat²/2。
• 降低 V_DD：V_M 下降，过驱动减弱，延时增大，不是按电压同比缩放。

易错区域边界和电流方程必须出自同一套模型；不同近似给出的数值不能混用。

说明D2022B-八 原题没有附具体的短沟道方程，题解按连续速度退化模型作答；附带的手写解用的是另一种插值模型，数值略有差别。

出处D2022B-八 · D2020A-一(2)

上拉网络换成一只栅极接地的常开 PMOS，下拉网络不变；属于有比逻辑。

• 优点：管数少、面积小；输入只驱动 n 管，输入负载小。
• 缺点：输出低电平不为零，由 n/p 电流平衡决定；输出低时有静态功耗；噪声容限小。
• 和电阻负载反相器比，面积更小。

易错V_OL 由 n 管和 p 管共同决定；p 管并非始终工作在线性区。

出处D2021A-一(2) · D2022A-一(4) · D2023A-一(4) · E2021-2 · E2022-3 · D2021A-二 · D2023A-二

输出电平或功能是否正确取决于器件导通能力之比的电路。

• 典型例子：伪 nMOS、6T SRAM 单元（读稳定和写能力都靠尺寸比）。
• CMOS 互补逻辑是无比逻辑。

易错选择题“哪个是有比逻辑”选 6T SRAM 单元。

出处D2022A-一(8) · E2021-2

同一个门在不同的输入组合下，等效的上拉和下拉强度不同，VTC 的翻转点也不同。

• NAND2：两输入同扫时 p 并联变强、n 串联变弱，V_M 上移。
• NOR：同扫时 n 并联变强、p 串联变弱，V_M 下移；并联导通的 n 管越多，翻转点越靠左。
• 同栅串联两管等效 β/2，并联两管等效 2β。
• 单输入扫描时，靠近输出和靠近电源的管位置不同，V_M 也略有差别。

易错NAND 的另一输入固定为 0（NOR 固定为 1）时输出恒定，那不是翻转曲线。

出处R2013-1 · E2023-4 · D2020A-二 · D2021A-二 · D2022A-二 · D2022B-二 · D2023A-八

先把函数写成 F=NOT(…)；下拉网络按括号内表达式连接（与→串联，或→并联），上拉网络取对偶（串并互换）。

• NAND2：n 串联、p 并联；NOR2：n 并联、p 串联。
• n 管体接 GND，p 管体接 V_DD。
• 画完用几组输入核对真值表。

易错串联 n 管的内部源端不接 GND。

出处D2019A-二 · D2020A-二 · D2022A-二 · E2022-1 · E2024-6 · D2019A-三 · D2020A-三 · D2021A-三 · R2014-2

N 输入的互补 CMOS 门用 2N 只晶体管：N 只 nMOS 加 N 只 pMOS。

• 伪 nMOS 用 N+1 只；动态逻辑用 N+2 只（加预充管和求值管）。

易错2N 只对每个输入在上下网络各出现一次的单级门成立。

出处D2022B-一(6)

单级互补 CMOS 门只能实现反相函数；AND、OR 或非反相复杂函数要先做反相门，再加一级反相器。

• AND2=NAND2+反相器；OR2=NOR2+反相器。
• 内部节点标 X=NOT(F)，输出才标 F。

易错只画 AOI 门就把输出标成 F，极性是错的。

出处E2018-3 · R2018-2 · E2018-2 · D2020A-四 · D2021A-四 · D2023A-五 · D2023A-二

让每条最坏的上拉和下拉路径的总电阻等于标准反相器：电阻与宽度成反比，串联相加。

• 步骤：找出最长的串联路径 → 该路径上 m 只管各放大 m 倍 → 再给较短路径分配，使每条路径的 Σ(标准宽度/W)=1。
• 同一只管同时出现在长、短路径上时，按长路径定；短路径上其余的管可以取小些。
• 检验写法：n 路径 Σ1/W=1/W_n标准；p 路径同理。

易错这是等效电阻近似；答案不唯一，写出校验式即可。

出处D2019A-三 · D2020A-三 · D2021A-三 · D2022A-四 · D2022B-三 · D2023A-四 · R2016-2 · R2017-4 · E2018-3 · E2021-3 · E2022-3 · E2023-1 · E2024-11

找一个栅极顺序，使上拉和下拉网络都能一笔走完每只管一次；按这个顺序排多晶硅栅，相邻管就能共享扩散区。

• 两个网络要用同一个栅序。
• 写出扩散节点轨迹，例如 GND-A-x-B-GND-…，同名节点用金属连起来。
• 找不到公共欧拉路径时，在分支处断开扩散，用金属跨接。

易错栅序只是布局依据，画完还要按节点核对电路连接。

出处D2022A-四 · D2023A-四 · E2023-1 · E2024-11 · R2016-3

用不同线型表示各层的拓扑草图：上面 V_DD 金属轨和 P+ 扩散，下面 N+ 扩散和 GND 金属轨，多晶硅栅竖直穿过两条扩散。

• 多晶硅与扩散交叉处就是晶体管。
• 串联：相邻管共享中间扩散；并联：两端同名节点用金属短接。
• NAND2 的 n 扩散：输出-A-内部节点-B-GND。
• 接触孔必须画出，并区分多晶硅、有源区和金属。

易错多晶硅与金属交叉而没有接触孔，就不相连。

出处R2016-3 · R2017-4 · D2022A-二 · D2022B-二 · D2023A-二 · E2021-2 · E2023-1 · E2024-11

逐个找多晶硅与 P+/N+ 有源区的交叉点得到晶体管，再沿接触孔和金属归并节点，得出上拉和下拉网络。

• P+ 区的管是 pMOS，N+ 区的管是 nMOS。
• 扩散相连为串联；两端用金属并到同一节点为并联。
• 本地常见结果：NOR+反相器=OR；NAND+反相器=AND；AOI21；XOR；时钟控制反相器。
• 最后列真值表反查。

易错别漏掉输出级的反相器；没有接触孔的跨线不算连接。

出处D2020A-四 · D2021A-四 · D2022A-五 · D2023A-五 · R2013-1 · E2022-2 · D2019A-五 · R2014-4

静态互补实现：F=NOT(AB+A'B')，核心 8 管，加两个反相器共 12 管；传输门实现：用 B 控制的二选一，B=0 选 A，B=1 选 A'。

• 互补实现：下拉为 A 串 B 与 A' 串 B' 并联；上拉为 (A 并 B) 串 (A' 并 B')。
• 传输门实现：每个传输门是 n、p 并联，控制端互补。

易错产生 A'、B' 的反相器要计入完整电路。

出处R2018-3 · E2024-6 · D2019A-二 · D2022A-五 · E2021-1

AOI 先与后或再取反，如 AOI21：F=NOT(AB+C)；OAI 先或后与再取反，如 F=NOT[C(A+B)]。

• 一个复杂门只有一级延时，比用多个基本门拼接更省管子。
• 画法同对偶规则，注意括号层次。

出处R2014-2 · R2016-2 · R2016-3 · E2022-2 · E2022-3 · E2023-1 · E2024-11 · E2021-3

在反相器的上下各串一只由互补时钟控制的开关管；使能时输出为输入的反，关闭时输出高阻。

• 串联顺序：V_DD-p 使能-p 数据-输出-n 数据-n 使能-GND。
• 关闭时输出靠寄生电容暂存旧值，可用作动态锁存器。
• 要静态保持，需再加一个受互补相位控制的反馈反相器。

易错关闭时是高阻态，不是强制为 0 或 1。

出处D2019A-五 · R2014-4 · E2019-3

本征延时由门自身的输出寄生电容决定；负载延时（扇出延时）由后级栅电容和连线电容决定。

• 把晶体管同倍放大 s 倍：导通电阻变为 1/s，自身寄生电容变为 s 倍，本征 RC 不变。
• 放大尺寸能减小的是：扇出延时、上升时间、下降时间。
• 代价是输入电容和面积增大。

易错“增大尺寸无法减小”的答案是本征延时，这道题年年出现。

出处D2021A-一(11) · D2022A-一(13) · D2022B-一(12) · D2023A-一(10) · E2024-4

扇入是门的输入端个数；扇出是所驱动的门数，或负载电容与自身输入电容之比。

• 延时与扇出近似成正比（线性）。
• 延时与扇入近似成平方关系：串联电阻和内部节点电容都随扇入增加。
• 互补 CMOS 门的扇入一般不超过 4，原因是延时太大。
• 缓解办法：缓冲树、优化级数、放大门尺寸、逻辑分解。

易错扇入不超过 4 的原因不是面积也不是功耗；平方关系是同尺寸串联门的课堂近似。

出处D2020A-一(10) · D2021A-一(13) · D2022A-一(7) · D2022A-一(9) · D2023A-一(7) · E2024-3 · E2021-1 · D2023A-二

延时近似等于有效导通电阻乘以被充放电的总电容。

• 影响驱动的：器件尺寸、迁移率、阈值、电源电压、温度、串联堆叠、体效应、输入边沿快慢。
• 影响负载的：后级扇出、扩散电容、互连寄生和耦合、输入到达顺序。
• 小 V_DS 下导通电阻 R_on≈1/[β(V_GS-V_T)]。

易错做平方律积分时要分区，不能把 R_on 当成全摆幅内的常数。

出处E2019-1 · E2021-6 · E2024-3

深亚微米工艺下，芯片延时主要由连线延时决定；均匀连线的 RC 延时与长度的平方成正比。

• 减小连线延时的正确方法：把长线分段，中间插入缓冲器。
• 顶层金属更厚、电阻更小，同样形状下比底层金属延时小。
• 模型：集总 RC 模型算出的延时偏大（保守）；T 模型和 π 模型较准确；分布模型可以分段计算，并非无法使用。
• 连线延时只能在布局布线之后经寄生提取才能准确计算。

易错错误选项：“版图设计前可以准确算出连线延时”“分布模型太复杂无法使用”“门延时比连线延时重要”。

出处D2021A-一(12) · D2021A-一(14) · D2022A-一(14) · D2022B-一(13) · D2023A-一(6) · E2024-4

对树上的每个电容，乘以“源到该电容的路径”与“源到目标节点的路径”公共部分的电阻，再全部相加。

• 步骤：标出源到目标的主路径 → 逐个电容找公共电阻 → 求和得 τ。
• 旁支上的电阻不进入公共路径，但旁支上的电容要按分叉点之前的电阻计入。
• 驱动器有输出电阻时，它对所有电容都是公共电阻：τ 再加 R_drv×ΣC。
• 单位：Ω×pF=ps，kΩ×pF=ns。

易错最容易漏掉旁支电容；也不要把旁支电阻乘旁支电容直接加进去。

出处D2019A-八 · D2022B-五 · D2023A-六 · E2024-12

门的归一化延时 d=g·h+p：g 是逻辑努力，h=C_out/C_in 是电气努力，p 是寄生延时。

• g：门与同等驱动能力的反相器的输入电容之比；反相器 g=1。
• p:n=2:1 时，NAND2 的 g=4/3，NOR2 的 g=5/3，NAND3 的 g=5/3。
• 两级路径（反相器驱动一个待定尺寸的门，再驱动负载 H）：总延时写成 D(x)=g·x+H/x+P，用求导或均值不等式得最优 x。
• N 级路径：F=G·B·H，每级最优努力 f=F^(1/N)，最小延时 D=N·f+P。

易错要说明 x 是相对单位门的放大倍数还是输入电容比；有分支时别漏掉分支努力 B。

出处D2019A-六 · D2022B-七

驱动大电容时用逐级放大的反相器链；总扇出 H 给定时，各级取相等的扇出比，延时最小。

• 每级延时 t=t_p0(1+h)，其中 t_p0 为本征延时，h 为该级扇出。
• N 级等比分配：h=H^(1/N)，逐个 N 代入比较，取延时最小的整数 N。
• 例：t_p0=20 ps、H=10 时，N=1、2、3、4 分别为 220、166.5、189.3、222.3 ps，最优 N=2。
• 要保持同相输出，级数取偶数。

易错计入本征延时后，最优级扇出约为 3.6，不是 e。

出处E2022-6

锁存器是电平敏感的：使能时透明，关闭时保持。两个相位相反的锁存器级联成主从触发器，只在时钟边沿采样。

• 上升沿触发：主级 CLK=0 透明，从级 CLK=1 透明。
• 下降沿触发：主级 CLK=1 透明，从级 CLK=0 透明。
• 传输门静态锁存器：输入传输门 + 两个反相器 + 反馈传输门，两个传输门的时钟相位相反。
• 边沿到来时主级关闭并锁住沿前的 D，从级打开把它送到 Q。

易错画图要同时给出 CLK 和它的反相，保证两级不会同时透明。

出处D2019A-二 · D2020A-二 · D2021A-二 · D2022A-二 · D2023A-二 · R2013-3 · E2018-2 · E2024-5

由两级时钟控制反相器（或传输门加反相器）级联而成，关闭时内部节点靠寄生电容存电荷，没有反馈回路。

• 判断触发沿：看从级在哪个电平透明--从级在高电平透明是上升沿触发，在低电平透明是下降沿触发。
• 两级各反相一次，Q 与 D 同极性。
• 优点是管数少；缺点是不能长期停钟，电荷会漏掉。
• 改成静态：每级增加受互补相位控制的反馈支路。

易错“动态”指的是靠电容存储状态，不是指有时钟。

出处D2020A-八 · D2022A-七 · D2023A-七 · R2017-6 · E2022-4

两个时钟控制反相器级联构成的主从触发器；每个时钟控制反相器由数据 p/n 管和时钟门控 p/n 管串联组成。

• 第一级在 φ=1 透明、第二级在 φ=0 透明时是下降沿触发；交换两级的时钟相位就是上升沿触发。

易错题目没指定边沿时，要写明自己选的时钟相位。

出处E2019-3

建立时间：时钟有效沿之前数据必须保持稳定的最短时间。保持时间：有效沿之后数据必须继续保持稳定的最短时间。

• 建立时间从 D 的最后一次变化算到时钟有效沿。
• 时钟到输出延时 t_cq 是另一个量：从时钟沿到 Q 变化。
• 对锁存器，建立时间按内部反馈节点都建立完成来算，取最慢路径。

易错不要把建立时间和 t_cq 混淆。

出处E2019-5 · E2021-4 · E2023-5 · E2024-14

偏斜 s=捕获时钟到达时刻-发射时钟到达时刻。正偏斜放宽建立约束，但使保持约束更紧。

• 建立约束决定最小周期，用最大延时；保持约束与周期无关，用最小延时。
• 算偏斜时只看两条时钟支路分叉之后的差值，公共路径上的缓冲延时要抵消掉。
• 题目没给偏斜方向时，两种情况都要算。
• 保持违例的修复：加最小延时或调整时钟，降低频率没有用。

易错没有给最小延时数据，就不能说保持约束已经满足。

出处D2019A-九 · D2022B-六 · E2023-3 · E2024-14 · E2021-4

在组合逻辑中间插入寄存器，把长路径切成几段，最小周期由最长的一段决定。

• T_min=t_cq+max(各段组合延时)+t_setup。
• 代价：数据从输入到输出多经过一个时钟周期；吞吐率提高，单次延迟不一定减小。
• 例：t_cq=1.5、t_setup=0.5、组合 10 ns → 12 ns；切成 4/6 ns 后为 8 ns。

易错只在算式上把逻辑拆开而不插寄存器，最长路径不变。

出处D2019A-九 · D2022B-六 · E2023-3 · E2024-14

两个与非门（或或非门）交叉耦合。与非门型的输入低电平有效：两输入都为 1 保持，都为 0 是禁止态。

• 与非门型：Q=NOT(S'·Q')，Q'=NOT(R'·Q)。
• 带使能的 SR 锁存器：CK=0 保持；CK=1 时 SR=00 保持、10 置 1、01 复位、11 禁止。
• CK 为低期间 S、R 上的脉冲被屏蔽。
• 晶体管级：每个与非门是两只 n 管串联、两只 p 管并联。

易错禁止态释放后的状态不确定。

出处D2021A-六 · E2018-2 · E2021-1

CK=1 时 Q 跟随 D，CK=0 时保持最后的值；可由两个交叉耦合的 AOI 门加一个反相器构成。

• 路径延时逐门累加：D 上升先过反相器再过 AOI 到 Q，再过一个 AOI 到 Q'。
• Q 的 t_pLH 和 t_pHL 走的路径不同，要分别算。

出处E2023-5

同沿触发器首尾相连，每个有效沿各级同时更新：第一级取 D，其余各级取前一级的旧值。

• 逐沿列表：每个沿写出各级的新值。
• 级间没有组合逻辑时 T_min=t_cq+t_setup，f_max=1/T_min；保持要求 t_cq,min≥t_hold。
• 动态两相结构：每相至少要一个门延时，f_max≈1/(两相最小宽度之和)。

易错原题没给数值延时时，只能写表达式。

出处R2017-6 · E2022-4 · E2021-4 · D2022A-七 · D2023A-七

按时间顺序逐个处理时钟沿和数据变化：先判断每一级此刻透明还是保持，再更新内部节点，最后更新输出。

• 先确定初态；初态与输入矛盾时，先让透明的那一级收敛。
• 透明期间数据中途变化，输出跟着变；关闭期间不变。
• 题目给了门延时，每个事件都要加上延时。
• 异步置位/复位优先于时钟，立即生效。

易错原图没有时间刻度时，不要自己编具体的 ns 数值。

出处D2020A-八 · D2021A-六 · D2022A-七 · D2023A-七 · R2017-6 · E2022-4 · E2023-5 · E2021-4

复位信号直接作用在存储节点上，不等时钟沿，一有效就把 Q 置成规定值。

• 低有效复位 RESETn=0 时 Q=0；RESETn=1 时恢复正常采样。
• 主级和从级的内部节点要同时置成与复位值一致的状态。

易错只在 D 端前面加一个与门，那是同步清零，不是异步复位。

出处E2024-5 · E2021-4

时钟用 PULSE，参数顺序为：初值、脉冲值、延时、上升时间、下降时间、脉宽、周期；任意数据波形用 PWL，按“时间 电压”成对列出。

• 例：VCK CK 0 PULSE(0 1.2 5n .01n .01n 4.99n 10n)。
• PWL 在每次跳变的前后各写一个点，例：… 7n 0 7.01n 1.2 …。

易错PULSE 的七个参数顺序不能写错。

出处D2022A-七 · D2023A-七

n 型动态门：时钟为 0 时预充 p 管把动态节点充到 V_DD；时钟为 1 时求值 n 管导通，下拉网络按输入决定是否放电。

• 结构：顶部一只预充 p 管 + 下拉网络 + 底部一只求值 n 管，共 N+2 只管。
• 动态节点直接输出的是反相函数 NOT(…)。
• 求值期间输出只能从 1 变到 0，不能再回到 1。
• p 型 PE：用上拉网络求值，先把输出预放到 0，求值时充高。

易错在动态节点后面加了反相器，输出就变成同相函数，标注时别弄错极性。

出处R2014-2 · D2019A-三 · D2020A-三 · D2021A-三 · D2022A-四 · D2023A-四 · D2022B-二 · R2018-2 · E2018-2

动态逻辑的主要优点是速度快、面积小；静态逻辑的优点是输出能长期保持、噪声容限好。

• 动态：只要一套求值网络，管数少、输入电容小，可以做较大的扇入。
• 动态的缺点：要时钟、有漏电、有电荷分享和耦合问题、输入必须单调、噪声容限小。
• 静态：稳定输入下输出总有到电源或地的通路。

易错不能说动态逻辑功耗低或噪声容限大。

出处D2019A-一(4) · D2022B-一(8) · D2023A-一(8) · E2019-1

n 型动态门后面接一个静态反相器，输出是同相函数；预充时输出为 0，求值时只可能从 0 变到 1，所以可以直接级联。

• 单调性：求值期间各级输入只能 0→1。
• 只能实现非反相函数：三输入串联的多米诺门输出的是与，不是与非。
• 输入在求值期间来回变化会破坏单调性，引起电荷分享错误。

易错把动态节点直接接到下一级 n 型动态门是不行的，预充的高电平会让下一级误放电。

出处D2019A-四 · D2020A-五 · D2021A-五 · D2022B-四 · E2019-3 · R2018-2 · E2018-2 · R2018-5

n 型动态级和 p 型动态级交替级联，中间不加反相器；n 型级预充高，p 型级预放低。

• n 型级的动态节点直接输出，是反相函数。
• p 型级的电荷分享表现为本应为低的节点被错误抬高。
• 防治要用相反极性的器件：p 型级内部节点预放电到地、输出加弱 n 保持管。

易错不要把 n 型级的输出当成多米诺的同相输出。

出处D2022A-六

求值时下拉网络上部的管导通、下部的管截止，预充好的动态节点与原来为低的内部节点连通，电荷重新分配，动态节点电压下跌。

• 步骤：定初态（动态节点 V_DD，内部节点取最坏的 0）→ 找出“连通但没有到地通路”的输入组合 → 用电荷守恒求终值。
• 例：C_X=40 fF、C_Y=30 fF、V_DD=1.2 V → V_X=0.686 V；C_X=C_Y 时降到 V_DD/2。
• 有到地的完整通路时放电是正确求值，不算电荷分享错误。

易错最坏情况取内部节点初值为 0，并且连通的内部节点越多越严重。

出处D2019A-四 · D2020A-五 · D2021A-五 · D2022B-四 · R2018-5 · E2022-5 · E2023-2 · E2024-13

n 管传高电平时，内部节点最多升到 V_DD-V_T 就截止；如果按等电位算出的终值高于这个值，两个节点最终并不等电位。

• 先按等电位公式算 Vf；Vf≤V_DD-V_T 时结果成立。
• Vf>V_DD-V_T 时：内部节点停在 V_DD-V_T，再用电荷守恒单独求动态节点电压。
• 例：C_X=0.2 pF，两个内部电容各 0.04 pF，V_DD=1.2 V、V_T=0.4 V：等电位值 0.857 V 超过 0.8 V，实际 V_X=0.88 V。

易错算完一定要和 V_DD-V_T 比一下。

出处E2024-13 · E2022-5 · D2021A-五 · E2023-2

为了不让后级反相器误翻转，它的门限 V_M 必须低于电荷分享后的最低电压，由此得到 β_p/β_n 的上限。

• 把 V_M=分享后的电压代入门限方程，解出临界 β_p/β_n，实际取值要更小并留裕量。
• 换算成宽度比：W_p/W_n=(μ_n/μ_p)·(β_p/β_n)（沟道长度相同）。

易错分清题目给的 k 是否已经包含 W/L。

出处D2020A-五 · D2021A-五 · D2022B-四 · E2022-5

两种常用办法：给内部节点加预充管；在动态节点加弱保持管。

• 内部预充管：p 管，源接 V_DD、漏接内部节点、栅接时钟，预充相把内部节点也充高。
• 保持管：弱 p 管，源接 V_DD、漏接动态节点、栅接后级反相器的输出。
• 其他：增大动态节点电容、降低后级反相器的门限。

易错保持管要弱，否则正常求值时下拉网络拉不动它。

出处D2019A-四 · D2020A-五 · D2021A-五 · D2022B-四 · R2018-5 · E2022-5 · E2023-2 · E2024-13 · D2022A-六

两个交叉耦合的反相器存一位数据（4 管），再加两只访问 n 管把 Q、QB 分别接到位线 BL、BLB，访问管的栅极接字线 WL。

• 三种管：下拉管（驱动管）、上拉管（负载管）、访问管（传输管）。
• 靠正反馈保持数据，不需要刷新；读操作不破坏数据。
• 属于有比逻辑：读和写都依赖尺寸比。

出处D2022A-二 · D2022A-一(8) · D2019A-七 · D2020A-六 · D2023A-三 · D2021A-七

读 0 时位线经访问管向存 0 的节点灌电流，该节点被抬高；要求抬高后的电压不超过对侧下拉管的阈值，所以下拉管要比访问管强。

• 步骤：设内部节点升到 v（取对侧 n 管阈值）→ 访问管饱和、下拉管线性 → 令访问管电流 ≤ 下拉管电流 → 解尺寸比。
• 访问管的源端就是内部节点，阈值要按 V_SB=v 计体效应。
• 结论形式：下拉管 W/L ≥ 某值，或访问管 W/L ≤ 某值。

易错不同年份题目给的阈值不同，不能套用旧答案的数值。

出处D2019A-七 · D2020A-六 · D2023A-三

写 0 时位线拉低，访问管要把存 1 的节点拉到对侧反相器的门限以下，所以访问管要比上拉管强。

• 步骤：设节点被拉到 v → 访问管线性、上拉 p 管饱和 → 令访问管电流 ≥ 上拉管电流 → 得上拉管 W/L 的上限。
• 位线不为 0 时，访问管的源在位线一侧，体效应按位线电压算。

易错读稳定要求访问管弱，写能力要求访问管强，两者要折中。

出处D2021A-七

SRAM 速度快、不用刷新，但每位 6 管、密度低、成本高。

• 适用：CPU 的 cache、ASIC 的片上存储器、FPGA 的查找表。
• 不适用：计算机或手机的主存储器（主存用 DRAM）。
• SRAM 单元的噪声容限比 DRAM 单元大。

出处D2021A-一(10) · D2022B-一(11) · D2022A-一(11) · E2018-1

一只访问 n 管加一个存储电容：管子一端接位线，另一端接存储节点，栅极接字线；电容另一极板接固定电位。

• 读：位线先预充到约 V_DD/2，字线打开后存储电容与位线电荷分享，产生小电压差，由敏感放大器放大并回写。
• 读是破坏性的，读后要回写；电荷会漏掉，要定期刷新。
• 存储电容在面积允许的范围内越大越好。
• DRAM 的读取速度主要取决于敏感放大器。

出处D2022B-二 · E2021-1 · D2022B-一(10) · D2022A-一(12)

NOR 型：各存储管并联在位线和地之间；NAND 型：各存储管串联成一条链。

• NOR 型读法：选中的字线为高；该位置有管则位线被拉低读出 0，无管保持预充的高电平读出 1。
• NAND 型读法：选中的字线为低，其余字线为高；选中位置的管截止则串链断开，位线保持高。
• 位线后面如果有反相器，读出的矩阵要整体取反。
• NOR 型读得快但面积大；NAND 型紧凑但串联电阻大、读得慢。

易错NAND 型阵列不能按 NOR 型的规则去读。

出处D2020A-七 · D2022A-三 · D2021A-一(15)

行译码器把地址译成一条有效字线；列译码用多路选择器从多条位线中选一条输出。

• 两位行地址产生四个最小项；字线低有效的阵列要把译码输出取反。
• 四选一列选择可用两级传输门树实现，每级都要提供互补的控制信号。

出处D2022A-三

掩模 ROM 在制造时固定；PROM 用熔丝或反熔丝一次编程；EPROM 用紫外线擦除；EEPROM 电擦写；Flash 按块擦除。

• 掩模编程靠有没有器件、旁路连接或阈值掩模来形成 0 和 1。
• NAND Flash 不能对单个存储单元擦除，只能按块擦。

说明D2022A-一(11) 的四个选项按本卷课程口径选 (b)；(c)、(d) 两项关于 DRAM 工艺兼容性和 NOR Flash 编程机理，题解没有逐项展开论证。

出处E2018-1 · D2020A-七 · D2022A-一(11)